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ATT001

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一粒金砂（初级）
楼主
发表于2010-4-1 07:37 只看该作者
 

关于DSP+FPGA系统 时钟问题 [复制链接]

    我做的一个基于DSP的系统中，DSP做主处理器，控制着整个系统，包括信号处理，整体调度等；选择了一块Xilinx的FPGA做FIFO UART和系统的逻辑控制和译码。DSP的时钟输入为15MHz,经过内部的PLL倍频为较高频率，FPGA需要25M或一下的时钟输入。
    我的问题是DSP和FPGA的时钟信号如何产生？
    1.是不是可以用同一块有源晶振？如果可以是否影响时钟信号的质量？
    2.如果分别用一块晶振的话，对真个系统的时序控制是否会有影响？
时钟, 信号, 处理器, 如何, 影响

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dsafasf
不用缓冲时不行的，回带来很多意想不到的后果，建议加个时钟芯片  详情 回复 发表于 2010-4-2 03:46
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TI培训
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iceflasher

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一粒金砂（初级）
沙发
发表于2010-4-1 08:58 只看该作者
 
两种方案都可以，关键是时钟同步问题。试试用一个晶振吧！
 
 
DSP开发板  dsp教程
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dsafasf

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一粒金砂（初级）
板凳
发表于2010-4-2 03:46 只看该作者
 
不用缓冲时不行的，回带来很多意想不到的后果，建议加个时钟芯片
 
 
 
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