求问一个xilinx 时钟使用的问题

applelonger

求问一个xilinx 时钟使用的问题 [复制链接]

各位好！
我有一个xilinx ML506的板子，下了个简单的组合逻辑电路测试 结果OK。
然后下个时序逻辑就出错了。。。
我的代码如下：
module LED( c, my_clk
    );
         input my_clk;
         output reg c;
         wire clk;

         initial begin
                c = 1;
         end
       
         always @(posedge clk) begin
                c <= ~c;
         end
               
         div_clk uut (
                 .my_clk(my_clk),
                 .clk(clk)
                 );

endmodule

module div_clk(my_clk, clk
    );
         input my_clk;
         output reg clk;
         reg [15:0] counter;
         
         initial begin
                counter = 0;
         end
         
         always @(posedge my_clk) begin
                if (counter == 10000) begin
                        counter <= 0;
                        clk <= ~clk;
                end
                else begin
                        clk <= clk;
                        counter <= counter + 1;
                end
         end


endmodule
约束文件如下：
#" PlanAhead Generated physical constraints "
NET "c" LOC = H18
#"Created by Constraints Editor (xc5vsx50t-ff1136-1) - 2011/04/01"
NET "my_clk" TNM_NET = my_clk
TIMESPEC TS_my_clk = PERIOD "my_clk" 1 ms HIGH 50% INPUT_JITTER 10 us
#"Created by Constraints Editor (xc5vsx50t-ff1136-1) - 2011/04/02"
OFFSET = OUT 50 ns AFTER "my_clk"

结果是：c信号对应管脚的灯一直亮着！当我把counter设为500 时，灯则是闪一下就灭了！
求教了 ！ thx

eeleader

指出你几个问题:

 

ISE综合不支持,initial 语句!

clk<=clk 这种赋值不可取!

整个语句结构不清楚!

walkerinsky

虽然楼主的代码风格不好，但是initial好象还是支持的。我觉得有个重要问题，楼主自己没有给出，就是my_clk时候频率多少，进行10000或者500分频，分到1k 20k的时钟，你觉得自己能看到LED的灯的情况和实际出来的时钟现象是一致的吗？

eeleader

如果楼上兄弟提出的这个问题也有, 哪我也无话可说了!

tx_xy

代码里面没有复位信号 ，所有寄存器，上电后状态不固定 。

另 initial 语句应该是不可综合滴 。。。

eeleader

大家继续分析他的问题, 入木三分, 让楼主提高,也为后来者提供帮助!