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很简单,在always@下面首先将所有要赋值的信号赋值就行,
我这里默认楼主希望不对output进行操作时,该output为‘Z’input datain;input [1:0] sel;input en;output a;output b;output c;output d;reg a, b, c, d;always @(datain or en or sel)begin
a <= 1'bz; b <= 1'bz; c <= 1'bz; d <= 1'bz; if (1'b1 == en) begin case (sel) 2'b00: a <= datain; 2'b01: b <= datain; 2'b10: c <= datain; 2'b11: d <= datain; default: a <= datain; endcase end else begin a <= 1'bz; b <= 1'bz; c <= 1'bz; d <= 1'bz; endendendmodule
[ 本帖最后由 qd0090 于 2012-3-5 08:58 编辑 ]
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发表于 2012-3-5 08:56
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