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hongqi

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一粒金砂（初级）
楼主
发表于2006-12-30 14:04 只看该作者
 

2007智多微电子集成设计考题 [复制链接]

digital的题

1，asic流程
2，两级寄存器的design，中间有加一些组合逻辑延时，还有输入输出延时什么的，要求画时序和求最大时钟。
3,一段verilog代码，要求找出错误和修改。
4,一个序列检测状态机（夏语闻那本书上的例子），给你画出了状态转换图，比书上的少了后面几个状态，要求写代码，并且说出这样设计存在什么问题。
5，4-MUX，要求用if-else 和case分别描述，并说明优劣。
此帖出自FPGA/CPLD论坛

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yongstar
对啊! 什么是"智多微电子"   详情 回复 发表于 2007-3-6 14:05
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waver411

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一粒金砂（初级）
沙发
发表于2006-12-31 17:37 只看该作者
 

Re: 2007智多微电子集成设计考题

都考的挺仔细的嘛
此帖出自FPGA/CPLD论坛
 
 
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TV

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一粒金砂（初级）
板凳
发表于2007-1-14 10:42 只看该作者
 

Re: 2007智多微电子集成设计考题

看起来考的都是基本功
此帖出自FPGA/CPLD论坛
 
 
 
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vonkloud

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一粒金砂（中级）
4楼
发表于2007-2-4 12:55 只看该作者
 

Re: 2007智多微电子集成设计考题

多谢分享!!!
此帖出自FPGA/CPLD论坛
 
 
 
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prisnow

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一粒金砂（初级）
5楼
发表于2007-2-28 22:30 只看该作者
 

Re: 2007智多微电子集成设计考题

其实就是看你基本功行不行,至于设计能力是可以随着设计的深入逐步提高的.
此帖出自FPGA/CPLD论坛
 
 
 
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prisnow

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一粒金砂（初级）
6楼
发表于2007-2-28 22:33 只看该作者
 

Re: 2007智多微电子集成设计考题

这套题好象近几年没换过. 顺便问一下, "智多微电子"怎么样?
此帖出自FPGA/CPLD论坛
 
 
 
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yongstar

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一粒金砂（初级）
7楼
发表于2007-3-6 14:05 只看该作者
 

Re: 2007智多微电子集成设计考题

对啊! 什么是"智多微电子"
此帖出自FPGA/CPLD论坛
 
 
 
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