智芯科技最优化设计案例

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智芯科技最优化设计案例 [复制链接]

设计最优化是我们的核心竞争力。我们的设计专家曾因推动设计水平的提升得到业界的奖励和认可。我们强大的设计能力来源于独特的方法、特殊的工具与设计技术。智芯的最优化设计技术包括简单、但一般设计服务公司很难做到的技术，同时也包括对业内最先进工具所具有的一些鲜为人知的强大能力的深入了解。
 
    凭借着运用EDA工具的娴熟技巧和能力、专有的最优化设计方法、以及来自于第三方供应商的全面的设计工具组合，我们可以使您的设计达到最优化、满足您产品的特殊需要，例如最大限度地提高您的产品性能、尽可能地降低便携式产品的功耗、降低消费类产品的芯片尺寸或器件的成本、或者只是更快地完成一个设计项目。
 
    以下是我们运用上述工具与技能所完成的一些案例：
 
    最优化设计案例1：降低高性器件的功耗
 
    有这么一个设计，它有一个高频率的逻辑核，从而导致了时序方面的困难。除此之外，该设计的电压必须低于3瓦特，但是使用高性能的单元库的早期测试结果显示电压为6瓦特。如果没有最优化方面的专门技术，6瓦特可能无法实现。
 
    智芯不仅拥有完整的、来自第三方的最优化工具组合，而且开发了专有的用于最优化的工具使用方法，从而能够获得最优化的设计结果。
 
    在案例1当中，后来采用了一种"出人意料"的单元库，不仅改善了性能，同时还将功耗降低至3瓦特的目标。这种单元库之所以"出人意料"，是因为该单元库虽然有高密度，但却是一种低性能的单元库。然而，由于这个设计包含大量定制的DSP逻辑电路，从而有大量的全加器。高性能单元库有3种尺寸的全加器，而采用的高密度的单元库有6种尺寸的全加器。全加器的多种尺寸选择不仅使高密度单元库实现了低功耗，同时还改善了时序问题。
 
    没有一个单元库适用于所有的设计，每个设计都有它各自的特点。智芯提供的服务优势在于我们进行更深层次的思考，考虑怎样为客户实现最优化的设计，从而为您的产品在市场上带来更多的竞争优势。
 
    最优化设计案例2：缩小复杂设计的芯片尺寸
 
    该设计是一个包含许多逻辑核的复杂电路，因此逻辑核成为问题的关键。减少核的尺寸，就能够显著减少整个芯片的尺寸，从而使该设计具有特别的优势。
 
    涉及的第一种技术是用Physical Compiler去缩小逻辑门的平均尺寸，这样可以在不增加单元行使用率的情况下来改善模块的尺寸。第二种技术涉及芯片集配方法。复杂分级设计的标准流程通常以通道为基础来布线。这样方便了模块的整合，同时当逻辑ECOs增加多余的门数来解决逻辑验证中的错误时，更容易进行模块的修改。通道同时也可以为整体的连接创建一些可以放置信号中继器的区域。
 
    由于要尽量减小芯片的尺寸，因此我们在设计过程中采用了"邻接集配"的方法。通过邻接集配，模块无须通道排列在一起。整体连接通过模块形成了一条线路。这样可以减少通道线路下没有单元利用率的闲置空间，但增加了确定模块之间信息传送的最佳位置的复杂程度。目前，很少有公司能够做到两者之间的最佳平衡。
 
    通过邻接集配的方法，逻辑核的区域可以减少大约26%。这一来就降低了芯片的价格，提高了产量。当然，该项目中所用到的最优化技术还远不止这两项。

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