可制造性设计中的良率分析

jiewji

可制造性设计中的良率分析 [复制链接]

可制造性设计在半导体工业纳米设计流程方法学中已变得越来越重要。在过去的设计中，设计师只有在他们设计流片后才能确定制造的良率。但由于存在其它的缺陷机制，随着工艺节点的演进和设计复杂度的增加，良率具有不断下降的趋势，因此目前在设计阶段就要考虑良率问题。

经过多年的定义和分析，现代工艺节点的主要良率损失机制包括随机的、系统的和参数化机制。不过基于良率损失的随机缺陷模型从有制造历史开始就一直存在。

随机缺陷

在较大工艺节点上，随机缺陷(尘埃)是主要的良率损失。由于无法预见尘埃将附着在晶圆的什么地方，随机尘埃会引起灾难性的故障：如短路(即在两条金属线条间有额外的金属存在)或开路(丢失金属)，或者引起参数指标降低等问题(如阻值降低，附加的耦合效应)。而对于更小的工艺节点，在早期工艺阶段的初始良率问题主要由新的系统故障模式主导。但随着这些新工艺的成熟，良率仍将受制于随机缺陷。

随着先进工艺中性能的不断升级，制造工艺中的随机缺陷正在逐渐下降，使得芯片在经过工艺缩减后可以获得相近的良率。同时，随着更小节点上功能集成度的增加，使得这些设计更易受尘埃缺陷的影响，最终限制了良率的提高。这种增强的功能集成反而不利于制造工艺的改进，从而降低了现代设计中可取得的成熟良率水平。

由于存在这些挑战，不同的EDA供应商、代工厂和设计公司正在开发多种DFM应用工具和方法。目前就有两种通用的DFM方法学能够很好地适用于通用设计流程。

DFM推荐规则分析法

包括设计规则检查(DRC)和版图与原理图比较(LVS)的传统物理验证是在设计进入流片前必须进行的验证流程。由制造方面设定的DRC规则会告知设计师工艺制造上对设计的限制。这些约束中大多数代表的是真实工艺限制，如果不遵从，生产出来的硅片要么无法正常工作，要么良率很低。在较小的工艺节点上，良率问题正变得越来越复杂，而且从统计结果上来看，工艺引起的限制取决于一系列的变量和区域(即某种缺陷机制出现的可能性越大，芯片故障的可能性也越大)。

如今除了DRC规则以外还引入DFM推荐规则。设计师现在必须认真考虑DFM规则，并向制造部门指明按新规则完成的设计相对于按标准DRC规则的设计有哪些简化。换言之，设计师能在制造之前预测出设计的良率。实际上DFM规则除了具有良率预测信息或限制条件不同外，与标准的DRC规则一样简单易行。遵从这些推荐规则有助于补偿在制造工艺中引入的变化。

问题在于，当设计师们在一个DRC检查无错误的设计上使用DFM规则时却出现上百万个错误时，如何确定究竟是DRC规则还是DFM规则对良率的预测是正确的(图1)？

图1：使用DRC规则和DFM规则的DRC错误标志结果图

设计师不只是去注视“类似DRC的错误”，而必须利用DFM规则下的版图/良率统计数据，确定对良率的影响。这种分析可以通过某项规则或者多个规则的结合来实现(而这些规则依赖于面积、单元使用率、芯片级、直方图/热点或者两者的混合)，以便发现对良率影响最大的因素，确定最有效的解决方案(图2)。

图2：使用直方图和分布热点的DFM RRA实例结果

例如，如果从版图统计表计算得到的总良率是90%，而DFM RRA指出单过孔贡献了总良率损失的40%左右，设计师就可以选择做些修改，如在制造流程中根本不需要考虑时序的非关键时序路径网络上插入双过孔。

DFM推荐规则也可用于分析由于光刻、化学机械研磨(CMP)和应力引起的系统和参数良率损失机制，不过对于这些应用，只能集中在基于随机缺陷的良率损失上。

DFM关键区域分析

DFM推荐规则提供了一种非常熟悉的用于识别容易产生随机缺陷区域的方法。然而，要更精确地估计尘埃敏感度，就要采用一种更为复杂的数学模型。关键区域分析法(CAA)从数学角度定义了设计中由于各种不同尘埃尺寸的影响而最可能发生电路失效的区域。

不管如何努力地改善工艺环境，仍然会有尘埃落在芯片和掩膜上。这些尘埃会引起一系列缺陷：

1. 短路(金属尘粒落在两条金属线条之间，引起不同信号路径上的电气短路)；

2. 开路(在导线中出现电气断裂，造成信号路径断接)；

3. 参数问题(阻性降低、附加耦合效应)。

随机尘埃引起电路故障有两种方式，具体取决于尘埃类型和/或在工艺流程中发生故障的点。如果金属尘埃落在正好能连通两个或更多彼此隔离的电气网络的位置，就会在网络间形成一个电气短路；如果绝缘尘埃落在一根导线的剖面位置，并且覆盖了剖面的宽度，就会在网络上产生一个电气开路故障。这些“关键区域”受影响的程度取决于设计图案和尘埃尺寸。对于一个给定的设计版图，尘埃尺寸越大，关键区域也就变得越大。概括地说，设计版图的密度越大，设计的关键区域就越多。良率极限值(特定的故障机制所能获得的最大良率)是关键区域(所有尘埃尺寸范围上)和缺陷密度分布(由相同缺陷尺寸上的制造工艺所引起)的函数。对于特定层和故障机制(短路或开路)，关键区域良率模型可以用下列公式计算得到：

其中：D(r)为缺陷半径为r时的缺陷密度；C(r)为关键区域面积

那么，总的良率就是每层/每个缺陷机制模型的良率之积。换言之，对每一掩膜层(有源、多晶、传导、金属、过孔等)，λ必须在短路和开路条件下都进行计算，然后将产生的受限良率相乘后得到最终的预测良率。

在一个尘埃就足以造成设计中出现短路或开路的情况下，设计者利用关键区域分析方法就能够清楚地看到随着尘埃尺寸的变化，关键区域变化的情况(图3)。同时，根据良率统计模型(类似于DFM RRA)设计师就能在制造前预测出尘埃大小对设计的影响。这种方法允许在流片前修改设计，比如加宽导线，而这在制造过程中是不可能的。

图3：关键区域短路和开路显示结果图

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