此帖出自FPGA/CPLD论坛
最新回复
类似VHDL的Generic语句,Verilog也可以在例化时传递参数传递的参数是子模块中定义的parameter。传递的方法:1、module_name #( parameter1, parameter2) inst_name( port_map);2、module_name #( .parameter_name(para_value), .parameter_name(para_value)) inst_name (port map);用#方法和port map的写法差不多3、defparamdefparam heirarchy_path.parameter_name = value;这种方法与例化分开,参数需要写绝对路径来指定。
详情
回复
发表于 2010-11-11 11:13
| ||
|
||
此帖出自FPGA/CPLD论坛
| ||
个人签名一个为理想不懈前进的人,一个永不言败人!
http://shop57496282.taobao.com/ 欢迎光临网上店铺! |
||
| |
|
|
EEWorld Datasheet 技术支持
EEWorld订阅号
EEWorld服务号
汽车开发圈