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eeleader-mcu

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一粒金砂（高级）
楼主
发表于2010-11-8 16:00 只看该作者
 

如何用VHDL设计一个延时器 [复制链接]

输入是一些随机产生的信号，要求所有的这些输入信号在延时100个时钟周期后循序输出。请问这个该如何设计？输入信号的顺序已经给定！！！！！！！！！！！

 

 

信号, 设计, 如何
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tx_xy
建议使用一个ram缓存一下，不建议使用fifo，fifo的控制逻辑耗费的资源相对比较多  详情 回复 发表于 2010-12-18 21:51
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GeorgePCB

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一粒金砂（初级）
沙发
发表于2010-11-8 18:24 只看该作者
 
FIFO
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Jason-cl

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一粒金砂（初级）
板凳
发表于2010-12-18 12:52 只看该作者
 
这个不知道 哦，不过论坛上倒是有挺多有用的资料，可以找到看看
此帖出自FPGA/CPLD论坛
 
 
 
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mr.king

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一粒金砂（高级）
4楼
发表于2010-12-18 16:41 只看该作者
 

SHIFTER

移位寄存器
此帖出自FPGA/CPLD论坛
 
 
 
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tx_xy

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纯净的硅（高级）
5楼
发表于2010-12-18 21:51 只看该作者
 
建议使用一个ram缓存一下，不建议使用fifo，fifo的控制逻辑耗费的资源相对比较多
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