这个VHDL的信号赋初值语句怎么理解？

andyandy

这个VHDL的信号赋初值语句怎么理解？ [复制链接]

signal abc: std_logic_vector(5 downto 0):=(others=>'0');
困扰很久，一直不明白。
哪位大侠能给详解一下？谢谢！

astwyg

这个,,好像和赋值成000000一样吧.我感觉.;P

仙猫

　<= (others => '0');

　:= (others => '0');

置全'0'，类似的还有只全'1'，置全高阻如下：

　<= (others => '1');

　:= (others => '1');

　<= (others => 'Z');

　:= (others => 'Z');

Sea_eeworld

就是将每位都赋‘0’

andyandy

谢谢！