请教一个Cadence瞬态仿真的问题

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请教一个Cadence瞬态仿真的问题 [复制链接]

电路是verilogA编写的理想14bitADC接理想14bitDAC的电路，clk频率50MHz，输入的sin源频率8.337402MHz。
仿真时间3us，可以得到正确的波形；仿真时间125us时，初始几十微秒的波形都是直线；
仿真精度设过moderate、conservative，也自己设过step/maxstep，
也在代码中加入$bound_step，设过1ns，50ps，结果都是一样。
请问这大概会是什么原因呢？是仿真设置的问题么

eeleader

veriloga代码里添加$bound_step试试;源频率8.337402MHz。此外，你还可把仿真时间变的更短，比3ns,50ps等等！