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一粒金砂(高级)

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时序分析 关于skew 求人解答! [复制链接]

1、
关于setup/hold time

1)
假设存在positive clock skew10ns,问最高电路频率

2)
能容忍的最大positive clock skew

3)
能容忍的最大negative clock skew

positive clock skewDFF2clockDFF1的来的晚

negative clock skewDFF2clockDFF1的来的早

Tsetup=1ns
Thold=1ns
Tclk->q=1ns

 

此帖出自FPGA/CPLD论坛

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能容忍最高频率:1+4+3+1 ns ,最高频率1000000000/9 HZ!!!!!!!!!!!!  详情 回复 发表于 2010-10-25 15:26
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五彩晶圆(高级)

沙发
 

能容忍最高频率:1+4+3+1 ns ,最高频率1000000000/9 HZ!!!!!!!!!!!!

此帖出自FPGA/CPLD论坛
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