请教个 Verilog 实现 CRC 校验的问题

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请教个 Verilog 实现 CRC 校验的问题 [复制链接]

module crc16(EN,crc_in,data_in,crc_out,valid);
input[15:0] crc_in;
input[7:0] data_in;
input EN;
output[15:0] crc_out;
output valid;
reg[15:0] crc_out;
reg valid;
always@(crc_in or data_in or EN)
begin
if(EN==1)
begin

valid=1\'b0;
crc_out[0]=data_in[7]^data_in[6]^data_in[5]^data_in[4]^data_in[3]^data_in[2]^data_in[1]^data_in[0]^
  crc_in[8]^crc_in[9]^crc_in[10]^crc_in[11]^crc_in[12]^crc_in[13]^crc_in[14]^crc_in[15];
crc_out[1]=data_in[7]^data_in[6]^data_in[5]^data_in[4]^data_in[3]^data_in[2]^data_in[1]^
  crc_in[9]^crc_in[10]^crc_in[11]^crc_in[12]^crc_in[13]^crc_in[14]^crc_in[15];
crc_out[2]=data_in[1]^data_in[0]^crc_in[8]^crc_in[9];
crc_out[3]=data_in[2]^data_in[1]^crc_in[9]^crc_in[10];
crc_out[4]=data_in[3]^data_in[2]^crc_in[10]^crc_in[11];
crc_out[5]=data_in[4]^data_in[3]^crc_in[11]^crc_in[12];
crc_out[6]=data_in[5]^data_in[4]^crc_in[12]^crc_in[13];
crc_out[7]=data_in[6]^data_in[5]^crc_in[13]^crc_in[14];
crc_out[8]=data_in[7]^data_in[6]^crc_in[0]^crc_in[14]^crc_in[15];
crc_out[9]=data_in[7]^crc_in[1]^crc_in[15];
crc_out[10]=crc_in[2];
crc_out[11]=crc_in[3];
crc_out[12]=crc_in[4];
crc_out[13]=crc_in[5];
crc_out[14]=crc_in[6];
crc_out[15]=data_in[7]^data_in[6]^data_in[5]^data_in[4]^data_in[3]^data_in[2]^data_in[1]^data_in[0]^
  crc_in[7]^crc_in[8]^crc_in[9]^crc_in[10]^crc_in[11]^crc_in[12]^crc_in[13]^crc_in[14]^crc_in[15];

end

else
  crc_out[15:0]=4\'H0000;
  valid=1\'b1;
end
endmodule

不明白的地方是： crc_out[]= 后面的式子，是根据什么来的？
怎么计算的啊？

mr.king

有的是FFFF

fre777

这是并行CRC算法

yanchixia

举个例子，比如是CRC32， 数据BUS宽是32，PERL过程如下
my $datapath = 32;
my $polynomial = "111011011011100010000011001000001";
for ($i = 0; $i < $datapath; $i++) {
           my $bit = $datapath - 1 - $i;
           my $feedback = "data_in\[$bit]^$state[31]";
           for ($j = 31; $j > 0; $j--){
              if($polynomial[$j]){ $nstate[$j]  = "$state[$j-1]^$feedback"; }
              else               { $nstate[$j]  = "$state[$j-1]";}
          $nstate[$j]  = optimize_xor($nstate[$j] );
           }
           $nstate[0] = optimize_xor($feedback);
           @state = @nstate;
        }
最后得到的@state 就是你看到的crc_out了。当然，数据全部输完之后根据CRC算法还要每个比特取反。