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eeleader-mcu

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一粒金砂（高级）
楼主
发表于2010-10-8 10:13 只看该作者
 

讨论verilog语言中always语句使用 [复制链接]

请问大家，always@(posedge clk)这个语句，clk一般是外部时钟输入管脚的时钟信号，那么问题来了，如果clk是用锁相环产生的时钟输出，可以用在always@语句中吗，也就是说always语句能够判断输出时钟的上升沿或者下降沿吗？
时钟, 能够, always, 锁相环
此帖出自FPGA/CPLD论坛

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完全没有问题哦，自己去实践一下就最清楚啦  详情 回复 发表于 2010-10-11 01:19
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linhaiqing60

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纯净的硅（初级）
沙发
发表于2010-10-8 14:56 只看该作者
 
可以。PLL只是把一个时钟信号做分频或者倍频，移相等处理，它的输出还是一个时钟信号，所以说还是可以检测到上升沿和下降沿。

[ 本帖最后由 linhaiqing60 于 2010-10-8 15:04 编辑 ]
此帖出自FPGA/CPLD论坛
 
 
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ming1005

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一粒金砂（高级）
板凳
发表于2010-10-8 16:48 只看该作者
 
没有问题,也不一定是外部的,模块内部饿也可以啊
此帖出自FPGA/CPLD论坛
 
 
 
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chinatiger11

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一粒金砂（中级）
4楼
发表于2010-10-8 18:25 只看该作者
 

回复 楼主 eeleader-mcu 的帖子

不管是外部时钟，还是用内部的PLL，都可以判断出时钟的上升沿和下降沿
此帖出自FPGA/CPLD论坛
个人签名心寂寂，念休休，沉沙无意却成洲，一生治学当如此，只计耕耘莫问收。
 
 
 
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1067941083

199

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一粒金砂（初级）
5楼
发表于2010-10-11 01:19 只看该作者
 
完全没有问题哦，自己去实践一下就最清楚啦
此帖出自FPGA/CPLD论坛
 
 
 
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