verilog基本语法问题连接符用法讨论

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verilog基本语法问题连接符用法讨论 [复制链接]

input [1:0] in; //定义输入是2位的数据
output [1:0] out; //定义输出是2位的数据
reg [1:0] out;
....
out={out,in}; //使用拼接符
输入和输出都是2位的，把它们拼接在一起的值赋给输出端，结果是怎样的？比如呢？

verilog 采用的截断方式，所有结果应该是out=in;

 

out={out[1],in};

这样把输入仿真OUT的低位，高位不变；

out={out[0],in};

 

这样是左移动；

 

out={in,out[1]};

 

这样是右移动；