Verilog HDL语句 可综合经验

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Verilog HDL语句 可综合经验 [复制链接]

连续赋值语句的综合：从赋值语句右边提取出逻辑，用于驱动赋值语句左边的net

过程赋值语句的综合：从赋值语句右边提取出的逻辑，用于驱动赋值语句左边的reg型变量。注意：initia语句仅用于仿真，不综合。只有在always中才能被综合。

建议组合逻辑用阻塞语句，时序逻辑用非阻塞语句，任何延时控制（如#5）都被综合工具器忽略。一个模块中同一个变量不能既有阻塞赋值，又有非阻塞赋值。

always语句的综合

1对于组合逻辑，事件列表必须包括所有always语句中引用的变量，否则会造成综合的结果与设计功能不匹配。

2临时变量可以不用在事件列表中列出。

if语句的综合

特别要注意综合出锁存器。always中，某个变量没有在所有的条件分支中被赋值，就会综合出锁存器。

case语句综合

和if语句一样，不完整的case分支语句也会导致锁存器的综合。

避免方法：

1）在case语句前，对要赋值的变量赋予初值

always @ (state or a or b) begin

q =0;

case(state)

3‘b000: q = A & B;

……

2）使用default分支语句

3）使用综合指令，具体用法在case关键字行的注释中插入”synthesis full_case“

并行CASE语句

通常情况下case语句和if语句一样会综合出代有优先权解码的硬件电路，从上大侠选项优先级逐渐降低。但如果设计者知道case语句中的所有项是互斥的，这时候就使用”parallel_case"综合指令。

always @（key)

case(key) //synthesis parallel_case

4‘b0001: a = 0;

endcase

zhoujian0537

刚开始学习FPGA,学习了