讨论：如何在FPGA内实现一个小延时，比如0.5ns？

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讨论：如何在FPGA内实现一个小延时，比如0.5ns？ [复制链接]

1. 用组合逻辑搭的话，有什么综合和布线策略可以保证延时的精度呢？
2. 另外，刚刚看到说明文档，说pll输出时钟的最小相移是VCO周期除以8，这个时间是可以满足的。不过我自己做了个实验如下：
10M输入，输出三个100M，相移分别为c0:0.31ns，c1:0.62ns，c2:0.93ns
在fitter阶段出现waring：
“Warning: Can't achieve requested value 32.4 degrees for clock output pll:inst|altpll:altpll_component|pll_altpll:auto_generated|wire_pll1_clk[2] of parameter phase shift -- achieved value of 33.8 degrees”
“Info: Implementing clock multiplication of 10, clock division of 1, and phase shift of 34 degrees (938 ps) for pll:inst|altpll:altpll_component|pll_altpll:auto_generated|wire_pll1_clk[2] port”
做后仿发现c0和c1之间相位差是0.31ns，但是c2的相位确完全不对。
问题：请教达人，通过PLL产生一组相差0.3~0.5之间的采样时钟是否可行？