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VHDL让CPLD的某个输入信号延时10微秒输出 [复制链接]

CDLD时钟是25MHZ,我想用减法计数器实现,是不是计数器减到0时,直接输出信号《=输入信号就行了?

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我觉得这个问题可以结了。 假设CPLD的时钟输入肯定是25M,肯定要用CPLD做这个事情,那么: 1. 如果输入信号的最高频率小于100KHz,而且小于10us的延时误差可忽略不计,那么,最省面积的办法是做一个250计数器对CPLD的时钟进行250分频,将其降至100KHz,然后拿这个分屏的时钟去寄存输入信号,自然得到一个大于10us小于20us的延时。 2. 如果输入信号的最高频率大于100KHz,或者小于10us的误差不能忍受,那么拿第一种办法可能造成一些脉冲的失采样。也就是说,100KHz的时钟只能对50KHz以下的信号进行完全采样。这时候,最省面积的实现方式决定于输入信号的最高频率。假设最高频率是N,N>100KHz,那么我们要拿一个2N的时钟对其采样。 这样的结果就是,用一个25e6/2N的计数器将25M时钟降至2N频率,再用100K/2N个移位寄存器,或者memory FIFO,对输入信号进行采样,FIFO一端采样,输出端则有10us~10us+(1/2N)的延时。 好老的帖子,沉了吧。  详情 回复 发表于 2009-2-28 03:40
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1 load 初值
2 减
3 判断 =1 的时候生成一个 pulse
4 结束了
 
 

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这个信号是外部硬件输入的,我的意思是在CPLD的其中一个引脚上实现将这个信号延时输出
 
 
 

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我想在10微妙的时候输出的是0秒时的数据,用计数器可以实现这样的延时吗?是不是需要RAM?
 
 
 

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当然需要存储器,因为你的输出是持续的脉冲。存储器需要存储0-10微秒里面的外部信号数据,除非你外部信号的频率极低,否则的话,会很耗存储器的。
 
 
 

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那我该怎么做呢?请指教。外部晶体是25M的
 
 
 

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移位寄存器?
 
 
 

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移位寄存器我也考虑过了,外部晶振是25M的,要延时7微妙,需要几百个触发器组成移位寄存器,太耗资源了。所以才想到用计数器是否可以实现。各位高手请帮忙
 
 
 

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这个信号是否有自己的周期性?

假如只要保证10us的脉冲,则把25MHz时钟分频再做移位寄存器的时钟,或者是个办法
 
 
 

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需要看你的信号的最大频率,如果频率比较高,确实需要很多D触发器
如果频率比较低,可以把25M时钟分频,然后用少量的D触发器。
 
 
 

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如果没精度要求可以将25M信号按256倍分频
 
 
 

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感觉上用移位寄存器,多加几个触发器试试看。
 
 
 

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用CPLD做延时很费资源,不管是先分频还是怎么样,分频也是要占用D触发器的

25M,周期是0.04微秒
要延时10微秒,就是250个周期

不知道你对精度的要求怎么样
如果要求非常高,那就需要250个触发器,一个触发器延时0.04微秒,嘿嘿
 
 
 

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不知,帮顶
 
 
 

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都是很好的建议! 值得学习
 
 
 

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学习~~~~
 
 
 

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在外部添加一个存储器最简单
 
 
 

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不懂,帮顶
 
 
 

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为什么要用down counter呢,太浪费资源!!!!
 
 
 

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down counter要坚决抵制!!!!
 
 
 

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