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我觉得这个问题可以结了。
假设CPLD的时钟输入肯定是25M,肯定要用CPLD做这个事情,那么:
1. 如果输入信号的最高频率小于100KHz,而且小于10us的延时误差可忽略不计,那么,最省面积的办法是做一个250计数器对CPLD的时钟进行250分频,将其降至100KHz,然后拿这个分屏的时钟去寄存输入信号,自然得到一个大于10us小于20us的延时。
2. 如果输入信号的最高频率大于100KHz,或者小于10us的误差不能忍受,那么拿第一种办法可能造成一些脉冲的失采样。也就是说,100KHz的时钟只能对50KHz以下的信号进行完全采样。这时候,最省面积的实现方式决定于输入信号的最高频率。假设最高频率是N,N>100KHz,那么我们要拿一个2N的时钟对其采样。
这样的结果就是,用一个25e6/2N的计数器将25M时钟降至2N频率,再用100K/2N个移位寄存器,或者memory FIFO,对输入信号进行采样,FIFO一端采样,输出端则有10us~10us+(1/2N)的延时。
好老的帖子,沉了吧。
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发表于 2009-2-28 03:40
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