verilog求救！！

ggch

verilog求救！！ [复制链接]

我在学习verilog的时候遇见了个例子，没看明白，请大家帮忙：
  例子如下：
module f1 ( y1, y2, clk, rst);
    output y1, y2;
    input clk, rst;
    reg y1, y2;
   
   
    always @(posedge clk or posedge rst)
    if (rst) y1 = 0;
    else y1 = y2;
   
    always @ (posedge clk or posedge rst)
    if (rst) y2 = 1;
    else y2 = y1;
   
endmodule

书上说，如果前一个always块的复位信号先到0时刻，则y1和y2都为1，如果后一个always块的复位信号先到0时刻，则y1和y2都会取0。
这点我不太明白，请高手给详细解释一下！
如果前一个always块的rst先到时，后一个always块处于什么状态呢，用modelsim如何查看y1和y2的值呢，谢！！

sgch

y1, y2输出为相位相反的方波；
用modelsim仿真一下就知道了。

caobenda

代码很清楚啊
有哈不明白的呢?