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一粒金砂（初级）
楼主
发表于2008-12-4 12:39 只看该作者
 

要用verilog HDL 写一个简单的数字分频器，请各位大虾给下代码参考 [复制链接]

测试频率为10HZ~9999.9HZ
误差在0.05HZ之内
输入口:
测试信号：clkx
标准时钟信号:clk,

测试, 信号, 分频器

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soul_ls
其实就是编个计数器  详情 回复 发表于 2008-12-4 23:21
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suhu42142

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一粒金砂（初级）
沙发
发表于2008-12-4 21:53 只看该作者
 
需要几分频？占空比要求多少？很简单的问题啊,是作业吧
 
 
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xiawenjin

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一粒金砂（初级）
板凳
发表于2008-12-4 21:57 只看该作者
 
如果是方波的话，直接用计数器计高电平和低电平的时间，几个周期后取平均求倒数就可以了。
如果是正弦波的话，可以用AD后做FFT变换；也可以直接用比较器将起转换为方波后按方波处理。
 
 
 
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soul_ls

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一粒金砂（初级）
4楼
发表于2008-12-4 23:21 只看该作者
 
其实就是编个计数器
 
 
 
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