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一粒金砂(初级)

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关于VHDL程序设计的三个问题~请教!!! [复制链接]

1。在仿真中,有些非端口信号,例如SIGNAL ,VARIABLE,在node finder的 all list中 还是没有,没法建立它们的仿真波形,该怎么办,而且有的SIGNAL可以看到,有的看不到,这是为什么?(QUARTUSII)

2。在PROCESS中,这个PROCESS是

TYPE state IS (s0,s1,s2);
SIGNAL current_state,next_state,pro:state;
process(current_state)

在case语句中为pro赋值(值为state0或1或2),可是到了下一个上升沿,这个值就不存在了,无法持续,这是为什么?请教


case current_state is

when state0 =>
when state1 =>
when state2 =>

end process;


process(clk)

if clk'event and clk='1' then

current_state<=next_state;

end if;

end process;


3。一个进程中无法同时把握时钟的上升沿和下降沿么?同时if clk'event and clk='1' then  这句话是不是不能和其他条件并行,例如if clk'event and clk='1' and 条件 then ?


请高手帮帮忙!

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好 谢谢 我再建帖子  详情 回复 发表于 2008-8-1 12:42
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沙发
 
xilinx的Ise可以建立
signal的波形
 
 

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仿真要用modelsim quartus自带的仿真不好!
其他问题建另一个帖子!
 
 
 

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