FPGA 数据变量使用问题？

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FPGA 数据变量使用问题？ [复制链接]

input [31:0]disp_data;

reg [3:0]data_tmp;//数据缓存

reg [7:0]sel_r;

    
    always@(*)
        case(sel_r)
            8'b0000_0001:data_tmp = disp_data[3:0];
            8'b0000_0010:data_tmp = disp_data[7:4];
            8'b0000_0100:data_tmp = disp_data[11:8];
            8'b0000_1000:data_tmp = disp_data[15:12];
            8'b0001_0000:data_tmp = disp_data[19:16];
            8'b0010_0000:data_tmp = disp_data[23:20];
            8'b0100_0000:data_tmp = disp_data[27:24];
            8'b1000_0000:data_tmp = disp_data[31:28];
            default:data_tmp = 4'b0000;
        endcase

问题：定义[31:0]disp_data，下面使用时又用 disp_data[3:0]，[3:0]使用时放disp_data变量前面还是后面？

1nnocent

定义信号时放前面，处理信号固定bit位时放后面表示要处理的bit范围