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一粒金砂（中级）

楼主

发表于2024-5-24 17:36 只看该作者

关于同一个FIFO模块在相同的时序下仿真出两种截然不同的结果 [复制链接]

如图所示，左边的图是一个FIFO ip 单独仿真的结果，能写能读，而右边将这个FIFO模块放入到工程当中充当跨时钟域的处理时，仿真结果是完全没有启动， .do文件的库调用来源相同，根本找不出什么原因导致，请大家一起讨论分析

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貌似是FIFO模块例化出了问题：端口名称写错了，或者对应信号没有有效信号，再或者没有初始化信号状态且未到FIFO模块工作区间。详情回复发表于 2024-5-24 20:48

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一粒金砂（高级）

沙发

发表于2024-5-24 20:48 只看该作者

貌似是FIFO模块例化出了问题：端口名称写错了，或者对应信号没有有效信号，再或者没有初始化信号状态且未到FIFO模块工作区间。

此帖出自EE_FPGA学习乐园论坛

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