【 国产FPGA安路 高集成低功耗SF1系列FPSoC】 第4篇 PLL核初试

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IP核“IP”是指“知识产权（Intellectual Property）”。“IP核”是指在一些数字电路中使用的比较复杂的功能块，这些功能块可以运用在日常开发中，从而减少设计的工作量，大大缩短开发周期。IP核分类IP核有三种不同的存在形式：HDL语言、网表文件、版图形式。分别对应日常所说的：软核、固核、硬核。

 

软核软核是指用HDL语言描述的功能块，通常以硬件描述语言的形式出现。主要的优点是设计周期短，设计投入少，且部分功能可以由用户自行修改，灵活度高，但安全度也是最低的。硬核硬核可以提供设计阶段的最后产品—掩膜。以经过完全布局布线的网表文件形式提供。硬核的灵活性不如软核和固核，但由于无法提供RTL文件，安全性非常可靠。固核固核是软核和硬核的折中。指带有平面规划信息的网表，在设计中看作带有布局规划的软核，将RTL 描述结合具体标准单元库进行综合优化设计，形成门级网表，再通过布局布线工具即可使用。和软核相比固核缺少灵活性，但安全性高。目前也是市场上主流的IP核形

 

PLL 的英文全称是 Phase Locked Loop，即锁相环，是一种时钟反馈电路，具有时钟倍频、分频、相位偏移、 可编程占空比和优化抖动等功能。 为了方便我们使用这些功能，各大FPGA厂商都提供了 PLL IP 核，例如xilinx和安陆等

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

5M的CLK

1M是1us  5M应该是200ns

测试波形不是很好

但是频率是对的 200ns左右

 

 

 

 

 

Jacktang

锁相环时钟反馈电路印象中比较难懂，，，