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电子工程世界-论坛»论坛 › 电子技术交流 › FPGA/CPLD › FIFO读写问题

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1 帖子	0 TA的资源

一粒金砂（初级）

楼主

发表于2023-12-7 13:28 只看该作者

FIFO读写问题 [复制链接]

大佬们，求助个问题：连续的数据流存到异步FIFO中，读写时钟的频率相同，但是不同源，所以会有相位差积累，会不会随着时间推移出现读空或写满的情况？如何才能避免这个问题呢？

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读的速度要比写的速度快就解决了详情回复发表于 2023-12-22 14:09

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1025 帖子	1 TA的资源

纯净的硅（高级）

沙发

发表于2023-12-16 17:14 只看该作者

相位差累积是什么概念？同频时钟，相位差应该是始终固定的，为啥会累积？

FIFO不就是用来解决跨时钟域的问题的吗？

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19 帖子	2 TA的资源

一粒金砂（中级）

板凳

发表于2023-12-19 14:16 只看该作者

异步fifo读写两端采用的时钟频率不同

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5 帖子	0 TA的资源

一粒金砂（初级）

4楼

发表于2023-12-22 14:09 只看该作者

读的速度要比写的速度快就解决了

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