电子工程世界-论坛»论坛 › 电子技术交流 › FPGA/CPLD › 半加器实现全加器

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8 帖子	0 TA的资源

一粒金砂（中级）

楼主

发表于2023-6-27 23:25 只看该作者

半加器实现全加器 [复制链接]

大佬们，在用quartus设计全加器的时候不是一般都是用的两个半加器和一个或门来实现的嘛，我想问下能不能用与门实现呢

EE_FPGA

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lkh747566933

单独使用与门无法满足全加器的功能需求。因为与门只能对两个输入位进行并运算，无法获取进位位的信息进行计算。详情回复发表于 2023-7-1 14:01

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maychang

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超级版主

沙发

发表于2023-6-28 09:35 只看该作者

或门的两个输入和一个输出均反相，也就是加上三个非门，就是与门。

与门的两个输入和一个输出均反相，也就是加上三个非门，就是或门。

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FPGA培训 FPGA设计 verilog教程

led2015

4856 帖子	3 TA的资源

版主

板凳

发表于2023-6-28 21:13 只看该作者

单独使用与门无法满足全加器的功能需求。因为与门只能对两个输入位进行并运算，无法获取进位位的信息进行计算。

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lkh747566933

1634 帖子	0 TA的资源

五彩晶圆（初级）

4楼

发表于2023-7-1 14:01 只看该作者

单独使用与门无法满足全加器的功能需求。因为与门只能对两个输入位进行并运算，无法获取进位位的信息进行计算。

此帖出自FPGA/CPLD论坛

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