异步复位计数器

zhoulm

异步复位计数器 [复制链接]

请教：
    想要在CPLD上实现一个异步计数器，在时钟的上升及下降沿都需要＋1计数，代码如下：
    reg[7:0] counter;
    always @(clk)
       begin
        if(en == 0)      
            begin
                counter <= 0;
            end
        else
            begin
                    counter <= counter + 8'h01;
            end
       end

    其中：en  -  使能信号，为0时，复位计数器，为1时使能计数器
          clk － 输入时钟
          counter - 8bit计数寄存器

    奇怪的是，用synplify8.6综合后，counter[7:0]变成了counter[0]，读其数值，只有0,1两个。

汪园园

好好仿真,看下时序图.

帮顶下.

请求权

应该好好看看综合的报告，关注一下哪些信号使用到了counter，以及en 信号可能变化的情况。楼主的意思是counter的其它位被优化掉了。

hywwenger

一般不推荐在一个进程里做双沿的处理吧

yangrui7202

帮顶 关注 学习中---

clj13970250610

楼主仿真了吗？ 问题解决了吗？

关注下。

lzg123456

1、你写的代码不是异步复位，是同步复位！
2、三楼说的也不对，这里没有双沿处理！
3、应该是计数器所有的位没有全部被使用或输出，被优化掉了！

eq2001k

引用 6 楼 guolh 的回复:
1、你写的代码不是异步复位，是同步复位！
2、三楼说的也不对，这里没有双沿处理！
3、应该是计数器所有的位没有全部被使用或输出，被优化掉了！

不太会用Verilog，但是他代码中好像没有指出是什么沿吧，要不应该有risingedge或fallingedge之类的字眼吧，请赐教

wuwdb_82

reg[7:0] counter;
always@(posedge clk or negedge en) //时钟上升沿计数，en高异步复位！
     begin
          if(~en)                  //
               begin
                    counter <= 0;
               end
          else
               begin
                    counter <= counter + 8'h01;
               end
      end

其中： en      -  使能信号，为0时，复位计数器，为1时使能计数器
       clk     -  输入时钟
       counter -  8bit计数寄存器

这样一定没问题

why111122

楼上说的不错，最近也正在做HDLC方面的VHDL

jianuo

guanzhu,bangding

ajzhumin

多谢各位！问题解决：

不能直接用上、下沿来触发，需要引入一个更高频率的时钟（至少为信号的2倍），通过高频时钟来查询信号的上下沿。

xuchenglong

学习....好像直接用时钟的边沿来触发,就无法综合了

xuxin813

具体实现如下：

    wire wHighClk;
    reg[7:0] counter;
    reg clk_temp1,clk_temp2;

    always @(posedge wHighClk)      
        begin
                clk_temp1<=clk;
                clk_temp2<=clk_temp1;
        end

    always @(negedge wHighClk)
        begin
        if(en == 0)      
            begin
                counter <= 0;
            end
        else if((clk_temp2==0 && clk_temp1==1) || (clk_temp2==1 && clk_temp1==0))
            begin
                counter  <= counter  + 8'h01;
                end
        end


    其中：en  -  使能信号，为0时，复位计数器，为1时使能计数器
          clk － 输入时钟
          counter - 8bit计数寄存器