SIMterix-Simplies~3~ Verilog-A

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SIMterix-Simplies~3~ Verilog-A [复制链接]

使用LTspice整活是有些局限的，当我们要仿真一些数模混合的场景，你要是使用LTspice去造一些逻辑那就显然不合适了，虽然可以用门电路构建一些简单的逻辑电路，但肯定没有直接用Verilog或者C语言去整活来的爽啊！so 为了去整活那就得上Verilog A啊兄弟们！

不要怕，淦就好了！

步骤如下：

打开Simterix，新建文件，新建Verilog A文件，文件的后缀名为.va 代表Verilog A

图1：新建Verilog A文件

这也不是非得如此，用文本编辑器直接写Verilog A也可以，但可能就没高亮之类，或许vs code 或者sublime 之类有Verilog a的插件。

图2：Verilog A打印Hello world

module hello_world ;

analog

begin

@(initial_step)

$strobe("Hello World!") ;

end

endmodule

代码1：Verilog A 写一个打印Hello world

保存这段代码，新建一个原理图，要使用Simertix模式

图3:启动模式选择

图4：在菜单栏找到构建Verilog A 符号

如果没有找到construct Verilog a symbol 那说明你的启动模式选择错了，重新构建一张原理图回到图3即可。

图5：选择你写的模块

图6：一些提示，直接close

放置器件后选择瞬态仿真，然后随便仿真一点时间就能在控制台看到效果，防止观众朋友们忘了。咱们再一张张截图发一遍。

图7:瞬态仿真设置

保存完瞬态仿真后，直接按快捷键F9

图8：仿真结果

仿真结果在左下的 Command shell 你也可以改代码中的部分打印点其他的

图9：仿真结果2

参考文档

Simetrix Verilog A Manual

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Markram

感谢分享，希望各位相互学习学习，一起学习，一起进步。