安路SparkRoad开发板测评(6) FIFO IP的使用

cruelfox

安路SparkRoad开发板测评(6) FIFO IP的使用 [复制链接]

 

　　FPGA中FIFO IP，作为数据传输中的缓冲来用是个重要角色。特别是异步FIFO，可以方便地解决跨时钟同步的问题。

 

　　TD中提供了FIFO IP资源，不过相对于我最熟悉的altera cyclone系列的FIFO IP，配置方面简略太多。IP Generator对话框中，有FIFO和RAMFIFO两种IP.

 

　　先来看下FIFO IP选择，

　　可以配置成同步或者异步FIFO. 输入数据位宽选择余地大，输入输出可以不等宽度。FIFO深度有五挡，最小512，最大8192. 除了empty和full标志输出，还可以选择almost full, almost empty标志，但是没有当前FIFO数据量输出。

　　综合一个8位宽，深度512的FIFO，结果资源占用：

　　在bram组下面，使用了一个fifo9k资源，这是不同于bram9k的资源。此外LE的用量很少。看来FIFO的实现是用了一种特殊资源，在我用过的altera FPGA里面并没有，后者是用RAM加逻辑实现的。因此安路FPGA中FIFO的实现可能效率更高。

 

　　另外一种RAMFIFO IP是怎样的呢？

　　同样是异步FIFO，但配置界面不一样了，简单了，输入和输出数据位必须相等，实现方式是用block RAM, 这里提供了FIFO数据量的输出。可以推断实现方式与前一个IP有所不同。

　　综合一个同样是8x512的RAMFIFO，看看资源使用情况：

　　这次LE资源就用了很多了，的确是用RAM加逻辑搭出来的。由于多了数据量输出，额外还会多用逻辑。

 

　　做个简单的演示吧，为了利用SparkRoad板子自身演示FIFO的效果，用开关来指定FIFO输入，数码管显示FIFO输出数据。

　　读写FIFO的时钟严格异步，所以我还用了一个PLL，并且将读写时钟都降频以便观察。

　　设计是每按一下按钮，就往FIFO写一批数据：用开关设定写多少个(1~255)，以及第一个数据的值(0~255)，后面数据值依次递增。

　　当FIFO有数据时就读数据，以十进值形式显示在数码管上。

 

　　两种IP分别实现的异步FIFO运行效果是一样的，整个项目的资源使用情况会有所不同：

 

 

Jacktang

两种IP分别实现的异步FIFO都好用，各有优势