电子工程世界-论坛»论坛 › 电子技术交流 › FPGA/CPLD › Verilog请教

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Fred_1977

706 帖子	0 TA的资源

纯净的硅（高级）

楼主

发表于2022-4-19 09:10 只看该作者

Verilog请教 [复制链接]

想请教下，这个是代表什么意思，可以修改的吗，没有看明白

`timescale 1ns / 1ps

EE_FPGA

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LilMonster00

很基础了，如果你不会的话，可以看看MOOC上面大连理工的FPGA课程详情回复发表于 2024-2-22 17:56

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littleshrimp

9865 帖子	24 TA的资源

版主

沙发

发表于2022-4-19 09:17 来自手机只看该作者

延时时间左边是单位时间右边是精度，网上查一下有很多特别详细的介绍

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Fred_1977

706 帖子	0 TA的资源

纯净的硅（高级）

板凳

楼主| 发表于2022-4-19 10:54 只看该作者

谢谢

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skyhawl

1 帖子	0 TA的资源

一粒金砂（初级）

4楼

发表于2022-5-1 15:14 只看该作者

Fred_1977 发表于 2022-4-19 10:54 谢谢

可以查询vcs或者vsim的帮助文件。例如，如果你用modelsim仿真，可以查阅《modelsim_se_user.pdf》或者直接命令行查询vsim。

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Luckyman6869

1 帖子	0 TA的资源

一粒金砂（初级）

5楼

发表于2022-5-6 16:58 只看该作者

这个非常基础的，建议你看看夏宇望老师的书Verilog数字系统设计教程(第3版)

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forest2000

20 帖子	0 TA的资源

一粒金砂（中级）

6楼

发表于2022-5-9 08:49 只看该作者

这个非常基础的, tb里面最基本的，翻书看看，很简单的

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LilMonster00

26 帖子	0 TA的资源

一粒金砂（中级）

7楼

发表于2024-2-22 17:56 只看该作者

鏌ョ湅鏈笘鍏ㄩ儴璁ㄨ锛岃鐧诲綍鎴栬€�娉ㄥ唽

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LilMonster00

26 帖子	0 TA的资源

一粒金砂（中级）

8楼

发表于2024-2-22 17:56 只看该作者

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