深度解析与探讨：嵌入式系统的高低温故障的根源

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深度解析与探讨：嵌入式系统的高低温故障的根源 [复制链接]

呵呵，ARM7、ARM9 还有PXA3XX 等等嵌入式ARM都存在高低温时容易爆发故障？尤其是主频越高的CPU，越容易爆发高低温故障？
这是为什么？

这是因为我们疏忽了对于整个系统中的很多关键信号的完整性的研究、分析与设计；
我们的硬件、软硬件协调设计很多时候最主要考虑的是功能和部分性能的设计与实现，最容易忘记的就是信号完整性，特别是ARM、FLASH、DDR/SDRAM等比较复杂IC的信号完整性。
尤其在CPU/ARM的主频越来越高，其配套的储存器等器件的频率特性也越来越高，从而保证系统的性能越来越快，但这同时，其对关键信号的完整性（幅度与时序）就越来越严格，从而导致爆发高低温故障的几率越来越高。

一般CPU/ARM等系统在常温时，都比较稳定，但是到高温后，就可能出现故障。

给很多在高低温故障中很郁闷的兄弟们指条光明大道，高低温故障的爆发一般都是信号完整性的问题，具体体现在两大点：
1、关键信号的幅度存在临界（主要由于硬件设计存在比较隐蔽的缺陷）；
2、时序存在很大临界（这里主要表现为CPU上电、NAND FLASH、DDR、NOR FLASH、SDRAM（频率较低，可能的几率较低）的时序，主要是由于我们配置的参数在常温好用，所以很多设计者都没有关注这些核心时序；
最关键的是很多设计者都是大家一起抄官网或者开发板的原理图与CODE，常温好用，但他们甚至都没有真正研究过或者没有真正致弄明白关键信号的正确时序是什么样的，所以等故障爆发，他们就会迷失了方向，因为他们根本不知道方向在何方， ）

在此向大家强调：官网与各类开发板的设计，能验证的是大体功能，极少部分性能，仅可借鉴；它们之所以是开发板，而不是产品，因为它们相对产品而言，好比婴儿与我们！ 缺少EMC、EMI、信号完整性等核心因素！

在此请大家思考下，为什么做CPLD、FPGA的同事，在高低温时，他们的产品和设计就比我们这些做嵌入式的好呢？

我的师傅--一位资深的系统架构大师，在我进公司，就教导我：硬件设计/研发工程师，最终职业的发展就只有两个方向？
在此我想请问大家？我师傅所谓的两个方向是什么？ 谢谢！谢谢！

冬小麦

恩，受教了，不过楼主问的问题不太知道如何回答，哈哈哈，有点愚钝。试着答一下，1是数字逻辑设计、2是信号完整性设计。

ghjkl

谢谢！学习学习

xingwang

学习下，帮顶下

wang_kai_kai

fffffffffff

ustc2005

tytuu

65687831

up

suizhihen

设计的时候多给自己留点余量，能挑100，只担80

yxc

引用 7 楼 sj_dai 的回复:
设计的时候多给自己留点余量，能挑100，只担80

不错； 一般电容的耐压值都严格要求有很大的余量，特别是胆电容，有公司还要求2倍降额。

xue948

学习了

zhang_shuai2005

做CPLD、FPGA的同事，在高低温时，他们的产品和设计就比我们这些做嵌入式的好呢？
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一fpga高低温出问题的情况一样多，
主要是是时序设计不合理。
设计没有冗余
在恶劣情况下，硬件参数改变，导致软件就容易出问题。

tenfy

我师傅也是位大拿。

ctw888

向各位学习！

seaskywd

我还没师傅

cs_0104

引用 1 楼 gangsters 的回复:
恩，受教了，不过楼主问的问题不太知道如何回答，哈哈哈，有点愚钝。试着答一下，1是数字逻辑设计、2是信号完整性设计。

有一个有点接近；当时我也都不知道，通过工作几年，才慢慢体会到师傅的意思。

280440616

ding

bawgijfd

好贴，收藏。

PS:那两个方向，为何不去问你师傅？

FutureStar

还有师傅啊

wide

大牛也，膜拜！

huangluling

今天多发一部分