电子工程世界-论坛»论坛 › 电子技术交流 › FPGA/CPLD › 如何实现0.125ns的动态延时

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1 帖子	0 TA的资源

一粒金砂（初级）

楼主

发表于2021-10-29 11:35 只看该作者

如何实现0.125ns的动态延时 [复制链接]

动态调节延时每次步进0.125ns

EE_FPGA

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刘飞飞_111

FPGA的进位链看看？详情回复发表于 2021-11-17 13:14

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chunyang

1万帖子	139 TA的资源

版主

沙发

发表于2021-10-29 11:59 只看该作者

0.125nS的表达说明精度要求极高，比nS级小三个数量级，这个用电路手段已无法实现，至少我认为不可能，恐怕只能用光学手段实现，但与电路的接口仍是极其艰难的挑战。如此，很怀疑你的指标提出原委是否成立，到底是什么应用？

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daemondong

27 帖子	1 TA的资源

一粒金砂（中级）

板凳

发表于2021-10-30 09:46 只看该作者

估计只能用FPGA实现了

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heningbo

2112 帖子	0 TA的资源

裸片初长成（初级）

4楼

发表于2021-11-9 21:15 只看该作者

这相当于是8G啊，这种速率的信号我见过的是一些serdes信号，别的没见过。

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book1

85 帖子	0 TA的资源

一粒金砂（中级）

5楼

发表于2021-11-13 06:02 只看该作者

请问现在有那些FPGA芯片的时钟设计的计数器能达到1ns?谢谢！

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刘飞飞_111

5 帖子	0 TA的资源

一粒金砂（初级）

6楼

发表于2021-11-17 13:14 只看该作者

FPGA的进位链看看？

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