Cadence 在 TSMC N5 工艺上演示 PCI Express 6.0 规范的 IP 测试芯片

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Cadence 在 TSMC N5 工艺上演示 PCI Express 6.0 规范的 IP 测试芯片 [复制链接]

Cadence 在 TSMC N5 工艺上演示 PCI Express 6.0 规范的 IP 测试芯片

 

设计套件现在可供早期采用者使用

 

2021 年 10 月 21 日 — Cadence宣布 Cadence® IP 可立即上市，支持基于 TSMC N5 工艺的 PCI Express® (PCIe®) 6.0 规范。 适用于 PCIe 6.0 的 Cadence IP 由基于高性能 DSP 的 PHY 和功能丰富的配套控制器组成，可为超大规模计算和 5G 通信（包括网络、新兴内存和存储）中的下一代应用提供优化的性能和吞吐量。 用于 PCIe 6.0 的 Cadence IP 的早期采用者现在可以访问设计套件。

 

Cadence 的 5nm PCIe 6.0 PHY 测试硅芯片在所有 PCIe 速率下都展示了出色的电气性能。 PAM4/NRZ 双模发射器以极低的抖动提供最佳的信号完整性、对称性和线性度。 基于 DSP 的接收器展示了强大的数据恢复能力，同时能够承受 64GT/s 下超过 35dB 的严苛信号损伤和信道损失。 此外，PHY 中的高级 DSP 内核提供持续的后台自适应，以监控和补偿环境因素引起的信号波动，实现增强的可靠性。

 

适用于 PCIe 6.0 的 Cadence 控制器 IP 旨在提供最高的链路吞吐量和利用率，同时以极低的延迟运行。 高度可扩展的多数据包处理架构在 x16 配置中支持高达 1024 位宽的数据路径，同时在 1GHz 下运行以实现 128Gbps 的最大聚合带宽。 功能丰富的控制器 IP 支持所有新的 PCIe 6.0 功能，包括 PAM4 信号、前向纠错 (FEC)、FLIT 编码和 L0p 电源状态，同时保持完全向后兼容。

 

PCIe 6.0子系统测试芯片于2021年7月在台积电N5上流片。该子系统测试芯片集成了第二代功耗、性能和面积（PPA）优化的PCIe 6.0 PHY和PCIe 6.0控制器。 该子系统测试芯片使 Cadence 能够在系统级验证 PCIe 6.0 PHY 和控制器功能，并执行严格的合规性和压力测试，以确保通用互操作性和可靠性。

 

台积电设计基础设施管理部副总裁 Suk Lee 表示：“我们与我们的长期生态系统合作伙伴 Cadence 密切合作，使下一代设计受益于我们先进技术的显着功率、性能和面积改进。  此次合作将 Cadence 领先的 IP 解决方案与台积电的 5nm 技术相结合，将帮助我们共同的客户满足最具挑战性的功率和性能要求，并快速推出他们的差异化产品创新。”

 

 “早期采用者已经开始探索新的 PCIe6 规范，我们期待看到他们通过 TSMC 和 Cadence 技术取得积极成果，”Cadence 公司副总裁兼 IP 集团总经理 Sanjive Agarwala 说。 “自 2019 年推出第一代 112G-LR SerDes IP 以来，我们一直在部署基于 PAM4 的 IP，我们在 PAM4 技术方面的丰富专业知识以及与台积电的密切合作为我们的 PCIe6 产品的成功奠定了坚实的基础。”

 

适用于 PCIe 6.0 规范的 Cadence IP 支持公司的 Intelligent System Design™ 战略，从而实现卓越的 SoC 设计。 Cadence 为台积电先进工艺提供的全面设计 IP 解决方案组合还包括 112G、56G、芯片到芯片 (D2D) 和高级存储器 IP 解决方案。