vhdl中assert的问题

stycx

vhdl中assert的问题 [复制链接]

在这个过程中,assert(v2 是不是当v2=v1时,就没有超范围呢???

PROCEDURE  comp ( a, r : IN REAL;
                      m : IN INTEGER ;
                  v1, v2: OUT REAL) IS
   VARIABLE cnt : INTEGER ;
   BEGIN
   v1 := 1.6 * a ;                   -- 赋初始值
   v2 := 1.0 ;                       -- 赋初始值
   Q1 :  FOR  cnt  IN  1 TO m  LOOP
    v2 :=  v2 * v1 ;
EXIT  Q1  WHEN  v2 > v1;   --当v2>v1，跳出循环LOOP
    END LOOP Q1
  ASSERT (v2 < v1 )
      REPORT  "OUT OF RANGE"      -- 输出错误报告
          SEVERITY  ERROR ;
   END PROCEDURE  comp  ;

acpower_cct

assert是一种代码机的调试手段，当v2
assert一般被中和软件自动忽略，他们不可能生成实际电路，只是一种调试手段。

shizhong007

我没有分给了,不好意思

562355762

呵呵，我在参考书也看到这种情况