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FPGA菜鸡

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一粒金砂（中级）
楼主
发表于2021-7-5 21:16 只看该作者
 

对含有nios，时序约束，布局布线的大工程文件，修改其内部模块名和部分变量名， [复制链接]

对含有nios，时序约束，布局布线的大工程文件，修改其内部模块名和部分变量名，之后编译综合出现一大堆问题，请问可以通过修改哪些文件解决这些问题，麻烦大佬给个思路，目前已经对qsf和tcl文件中的变量名做了统一，但还是会报错，非常着急

EE_FPGA, FPGA
此帖出自FPGA/CPLD论坛

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Jacktang
提前要做好流程图是关键，遇到问题再回到流程图，方向上不能错 具体怎么修改其内部模块名和部分变量名就属于技巧问题   详情 回复 发表于 2021-7-6 07:17
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FPGA菜鸡

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一粒金砂（中级）
沙发
 楼主| 发表于2021-7-5 21:16 只看该作者
 

还需要修改哪些方面可以解决呢

此帖出自FPGA/CPLD论坛
 
 
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Jacktang

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五彩晶圆（高级）
板凳
发表于2021-7-6 07:17 只看该作者
 

提前要做好流程图是关键，遇到问题再回到流程图，方向上不能错

具体怎么修改其内部模块名和部分变量名就属于技巧问题

此帖出自FPGA/CPLD论坛
 
 
 
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