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飞絮

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一粒金砂（中级）
楼主
发表于2021-5-26 14:00 只看该作者
 

如何根据串行ADC的采样速率计算时钟脉冲宽度？ [复制链接]

使用串行ADC芯片，片选CS拉低之后，SCLK的下降沿采样和转换，SCLK的上升沿输出数据，是否意味着SCLK的脉冲宽度大于标称的采样速率的时间长度就行，例如，一颗标称500KSPS的ADC芯片，最小脉冲宽度 = 1/500K = 0.000002S , 即2uS，只要时钟脉冲宽度大于2uS，就能可靠地输出数据。

 

 

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se7ens
采样定理说的是采样速度要大于2倍信号   详情 回复 发表于 2021-5-26 18:06
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模拟技术论坛  模拟电子技术基础
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maychang

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超级版主
沙发
发表于2021-5-26 14:08 只看该作者
 

串行ADC芯片，串行的是数据(转换结果)的读出。SCLK脉冲宽度允许范围在该芯片的datasheet里面应该能够查到。SCLK脉冲宽度允许范围好像和采样速度没有什么关系。

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飞絮

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一粒金砂（中级）
板凳
 楼主| 发表于2021-5-26 16:24 只看该作者
 

SCLK的下降沿到来时，ADC芯片内部开始采样并转换，转换是需要一定的时间的，有的芯片转换完成会有一个状态指示，但有的芯片没有，没有指示的芯片，全靠SCLK延时等待，如果内部转换没完成，SCLK来一个上升沿，那输出的一定是错误的数，所以，SCLK一定要有一个合适的脉冲宽度。这个脉冲宽度手册里是没有的，只有各个脉冲沿之间的长度，要自己算，我只是不敢肯定自己算的对不对。

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se7ens

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五彩晶圆（初级）
4楼
发表于2021-5-26 18:06 只看该作者
 

采样定理说的是采样速度要大于2倍信号

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飞絮

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一粒金砂（中级）
5楼
 楼主| 发表于2021-5-27 10:52 只看该作者
 

你说的这个采样定理，采样速度要大于2倍信号频率，是让还原出来的信号不失真，与ADC采样不是一回事。

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