一个FPGA倍频器的问题

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一个FPGA倍频器的问题 [复制链接]

我在一片FPGA的引脚上接了一个100MHZ的晶振，现在想将它倍频到900MHZ给内部的运算单元作为其主时钟，请问这个倍频器单元怎么布线比较合理，谢谢！

cruelfox

布线是FPGA综合工具自动完成的，不需要干预。

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cruelfox 发表于 2021-5-13 10:28 布线是FPGA综合工具自动完成的，不需要干预。

原本想在芯片内部布置缓冲器加异或门实现倍频，现诚求更好的方案。

heningbo

为什么不直接用PLL呢？

用几个逻辑搭建一个的想法是不现实的。如果这个是系统时钟，就要保证准确度非常高、抖动小等等。

另外，如果靠几个逻辑就能搞定，器件厂家也就不用搞一个PLL在内部了。

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heningbo 发表于 2021-5-15 17:47 为什么不直接用PLL呢？ 用几个逻辑搭建一个的想法是不现实的。如果这个是系统时钟，就要保证准确度非常 ...

不是所有的FPGA都含有PLL，缓冲器延迟加异或门实现倍频也成熟、也可靠，关键是要多个引脚，另外频率（速度）也受到限制。