VHDL设计组合电路，modelsim时序仿真中途输出不动态X

青平果

VHDL设计组合电路，modelsim时序仿真中途输出不动态X [复制链接]

 

vhdl语言设计3-8优先编码器，编写testbench使用modelsim时序仿真开始正常，中途出现不定态X（功能仿真完全正确），如何解决？需要改动testbench吗？（testbench中已经对与输入端口对应的信号赋初值0，激励产生进程也已设置复位信号）此外，组合电路的testbench需要设置时钟信号与复位信号吗，还是只有时序电路需要设置？谢谢各位。

郝旭帅

没图没真相

青平果

郝旭帅 发表于 2020-5-9 13:27 没图没真相

第一张图是时序仿真开始前，显示输出b,eo,gs均是U，第二张图是仿真中途出现不定态X，第三张图是信号赋初值的情况，最后一张图是激励产生进程。谢谢！

郝旭帅

青平果 发表于 2020-5-9 20:50 第一张图是时序仿真开始前，显示输出b,eo,gs均是U，第二张图是仿真中途出现不定态X，第三张图是信号赋初 ...

 根据你发出来的内容，看不出来，有什么问题

青平果

郝旭帅 发表于 2020-5-10 09:00  根据你发出来的内容，看不出来，有什么问题

那么请问如何在testbench中对输出端口初始化，在一位全加器图中显示了输出端口cout，sum状态是U(未初始化)？可能是这个原因导致波形是红线。

郝旭帅

青平果 发表于 2020-5-10 13:54 那么请问如何在testbench中对输出端口初始化，在一位全加器图中显示了输出端口cout，sum状态是U(未初始化 ...

那你可以尝试修改一下试试