【FPGA设计问题】verilog 中敏感列表的三个信号沿

eeleader

【FPGA设计问题】verilog 中敏感列表的三个信号沿 [复制链接]

在时钟clk的上升沿而且同时信号A 为高时 发数据，可是信号A是有固定周期的（维持8个时钟的高），可是正巧时钟clk的上升沿的时候，仔细观察波形 发现A其实还没有处于高（略微落后一点时间变成高），即，这8个时钟发8个数据，其中第一个就发不了。所以打算用A 的上升沿放敏感列表中来触发 发送第一个数据，其他7位打算在 A处于高时，一一发送。这样敏感列表中就有复位喜欢RESET\ 时钟clk 、信号A。整个代码编译，列表中有A 和没有A 的两种情况下，其中警告数可是相差好大呀，而且在用到A的上升沿 的时候，代码烧录后，不能运行（数据没有发送），所以，
         想请问一下高手，敏感列表中的时钟信号和A信号上跳变 的时间 几乎挨着，这样会不会引起什么不良情况。毕竟现在没有运行成功。其实功能仿真时，数据发送又是成功的。

eecsseudl

你的这种写法是不允许的，对于边缘信号，只允许最多两个，即posedge clk 和 negedge rst,综合容易产生错误，同时在一个模块中最好也只是用一个时钟。
你这样发送的数据是不安全的，安全的发送方式是：除了使能信号，其他的都要给一个脉冲，读一个数据，你可以适当的修改程序实现。