再次遇到奇怪的问题：FPGA板子上的晶振振幅下降。

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再次遇到奇怪的问题：FPGA板子上的晶振振幅下降，导致fpga不工作。

 

板子是好用的，我用其他的程序都没有问题，但是某个程序导致4Vp-p的晶振变到1Vp-p

用的是xilinx的spartan 3 A，我将程序中的chipscope去掉后，时钟恢复正常，再加上chipscope，时钟再次降到1V。

将带上chipscope的程序稍稍做改动（将外部的信号对clk进行了同步），时钟恢复正常。（个人认为这个和时钟的失效没有关系）

 

用的是ise 13.1 ，之前用ise 11.1的时候也出现个这个问题，当时也没有找到原因，只是将设计中的vhd文件全部考出，重新搭建了设计。

 

请问有人遇到同样的问题了么？，如何解决的？

eeleader

如果真的是有你这种现象，说明该芯片存在设计缺陷！

qd0090

我将工程文件发出来吧，麻烦各位帮我看看。

附件中我将工程文件打包，这个工程很简单，就是对UART串口程序的调试，其功能是当上位机用串口发送一个16进制的数“M”时，FPGA会返回“M+1”、“M+2”。。。直到“M+i”=A0为止。
    附件中还用一个vhd文件，当用此文件替代工程中的同名文件时，晶振的振幅回复正常。（附图中是调试结果）
    非常感谢！ for_fix_clk_bug.rar (1022.59 KB, 下载次数: 2)

2011-6-13 14:05 上传

点击文件名下载附件

eeleader

从硬件的角度来讲，程序怎么也不能影响时钟的振幅啊

qd0090

问题解决了，问了xilinx的工程师，哈哈，收益良多，感谢朱工！

问题是我将chipscope的clk设置成为dcm的输出，这是不对的，应该接到时钟树上。

dcm的输出通过BUFG接入时钟树。

 

虽然我还是不太明白为何会影响晶振振幅，但是将这个问题修正以后，确实板子工作正常了。

常见泽1

帮顶顶  解决了就好