【FPGA设计问题】关于时序与组合逻辑

eeleader

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module reg4（clk,rstn,d,q);
    input    [3:0] d;
    input            clk;
    input            rstn;
    output  [3:0] q;

    reg       [3:0] q;

always @(rstn or clk)
       q<=(~rstn)?0:d;

endmodule


组合与时序应该是数字领域一个最基本的问题，，但今天却迷糊了，，，突然分不清这二者了。。。还望指点迷津
这个电平触发应该是组合逻辑了，那时序与组合到底怎么判断的？
既然是组合逻辑，就不能用非阻塞了
q=(~rstn)?0:d;
等效于  if (~rstn)
               q=0;
          else
                q=d;吗？
以上三种写法综合结果是一致的，，麻烦各位大虾分析一下

wenhuawu

第一种方法应该是时序逻辑，是带异步复位的时序软件，第2，3种写出来应该是同样的，而且是绝对的组合软件。组合软件与时序逻辑本来就没有分那么开，常常在时序逻辑中带有很多的组合逻辑。

emnqsu

第一种是时序逻辑，我想刚在学习中，还没找出规律···希望知道的能传授下经验··