【FPGA技术】同步电路的设计规则

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【FPGA技术】同步电路的设计规则 [复制链接]

1.尽可能在整个设计中只使用一个主时钟，同时只使用同一个时钟沿，主时钟走全局时钟网络。
2.在FPGA设计中，推荐所有输入、输出信号均应通过寄存器寄存，寄存器接口当作异步接口考虑。
3.当全部电路不能用同步电路思想设计时，即需要多个时钟来实现，则可以将全部电路分成若干局
部同步电路（尽量以同一个时钟为一个模块），局部同步电路之间接口当作异步接口考虑。
4.当必须采用多个时钟设计时，每个时钟信号的时钟偏差（△T）要严格控制。
5.电路的实际最高工作频率不应大于理论最高工作频率，留有设计余量，保证芯片可靠工作。

6.电路中所有寄存器、状态机在单板上电复位时应处在一个已知的状态。