【FPGA技术】周期约束的计算

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n周期约束的计算

p设计内部电路所能达到的最高运行频率取决于同步元件本身的建立保持时间，以及同步元件之间的逻辑和布线延迟。

p时钟的最小周期为：

       　 Tperiod= Tcko +Tlogic +Tnet +Tsetup-Tclk_skew

        　Tclk_skew =Tcd1-Tcd2

p其中Tcko为时钟输出时间，Tlogic为同步元件之间的组合逻辑延迟，Tnet为网线延迟，Tsetup为同步元件的建立时间，Tclk_skew为时钟信号偏斜。