分析下面的仿真错误

eeleader

分析下面的仿真错误 [复制链接]

WARNING: formal port 'clk' of module 'testbench' is not connected in component instance 'testbench'

module testbench(clk,Data_in,OUT);
   output clk,Data_in,OUT;
   electrical OUT;
   electrical Data_in;
   parameter freq  = 1.5e9;
   parameter coeff = 4.0;
   parameter period=0.66e-9;

   clkg #(period) clkg1(.clk(clk));
   datagen datagen1(Data_in);
   cdr #(0.5e-3, 2.0e3, 2.0e3, 150.0e-9) cdr1(.REF(clk),.Data_in(Data_in),.OUT(OUT));
endmodule

 

端口CLK没有连接到仿真所需要的元件

小志

呵呵，不错，要敢于根据提示解决问题

chenzhufly

此问题 无实际意义