6916|34

9790

帖子

24

TA的资源

版主

楼主
 

求怎么设计一个这样输入和输出的电路? [复制链接]

 
1、有信号in,out,可能还有一个clk
要让out在in由低电平变成高电平后马上输出高电平
然后不管in引脚如何变化out都不变,但是需要out的低电平持续一段时间后自动变成低电平,和in的状态无关,可以使用clk控制,怎么控制都行。
2、和1一样,不过有多路in信号in1,in2,…,要实现任意一路in信号从低电平变成高电平时out马上输出高电平。
要求实时性比较高,这种要求能通过D触发器实现吗?
此帖出自FPGA/CPLD论坛

最新回复

个人经验74电路的HC系列的电路也就是工作在100MHz的样子,很难超过200M的。74F系列的芯片没有用过。不知道你的脉冲宽度是多少?如果是200M以上CPLD也够呛。FPGA这个没有做过超过200M的项目,所以没有经验。你说的这种电路要求如果使用74电路不超过200M的化是没有问题的。你的脉冲宽度可以使用计数器就可以啦。out达到计数宽度后使用编解码就可以。  详情 回复 发表于 2019-5-12 15:45
点赞 关注(1)
 

回复
举报

419

帖子

1

TA的资源

一粒金砂(中级)

沙发
 
pic10F系列了解一下
此帖出自FPGA/CPLD论坛

点评

单片机实时性不够  详情 回复 发表于 2019-5-10 07:08
如果要求输出保持一段时间高电平或者低电平,似乎用单稳态触发器即可实现。 如果要求输出持续时间从最后一个触发信号开始,那么用可重触发的单稳态触发器。  详情 回复 发表于 2019-5-9 18:55
 
 

回复

2万

帖子

0

TA的资源

超级版主

板凳
 
“有多路in信号in1,in2,…,要实现任意一路in信号从低电平变成高电平时out马上输出高电平。”

这个要求,好像各输入信号相“或”即可实现。不知道是不是这样?
此帖出自FPGA/CPLD论坛
 
 
 

回复

2万

帖子

0

TA的资源

超级版主

4
 
mzb2012 发表于 2019-5-9 18:42
pic10F系列了解一下

如果要求输出保持一段时间高电平或者低电平,似乎用单稳态触发器即可实现。
如果要求输出持续时间从最后一个触发信号开始,那么用可重触发的单稳态触发器。
此帖出自FPGA/CPLD论坛
 
 
 

回复

2万

帖子

0

TA的资源

超级版主

5
 
要输出端电平在触发后变化,但变化后即与输入端电平无关,可以考虑边沿触发的单稳态触发器。
此帖出自FPGA/CPLD论坛
 
 
 

回复

2万

帖子

0

TA的资源

超级版主

6
 
“但是需要out的低电平持续一段时间后自动变成低电平,和in的状态无关”

前一个“低电平”似为“高电平”之误。
此帖出自FPGA/CPLD论坛

点评

对 写错了应该是高电平  详情 回复 发表于 2019-5-10 07:09
 
 
 

回复

1204

帖子

1

TA的资源

纯净的硅(初级)

7
 
不明白在说什么(ω`)?
此帖出自FPGA/CPLD论坛

点评

你要是看不懂估计是我表达有问题 我把需求改成这样你再看看 有3个输入in0,in1,in2,1个输出out和1个rst引脚 out在任意一路in变为高电平后(时)马上输出一个脉冲(输出高电平再变成低电平)脉冲的宽度可以通过外  详情 回复 发表于 2019-5-10 07:18
 
 
 

回复

216

帖子

0

TA的资源

一粒金砂(中级)

8
 
看看Flip-Flop
此帖出自FPGA/CPLD论坛
 
 
 

回复

9790

帖子

24

TA的资源

版主

9
 
mzb2012 发表于 2019-5-9 18:42
pic10F系列了解一下

单片机实时性不够
此帖出自FPGA/CPLD论坛
 
 
 

回复

9790

帖子

24

TA的资源

版主

10
 
maychang 发表于 2019-5-9 19:10
“但是需要out的低电平持续一段时间后自动变成低电平,和in的状态无关”

前一个“低电平”似为“高电平 ...

对 写错了应该是高电平
此帖出自FPGA/CPLD论坛
 
 
 

回复

9790

帖子

24

TA的资源

版主

11
 
不足论 发表于 2019-5-9 21:54
不明白在说什么(ω`)?

你要是看不懂估计是我表达有问题
我把需求改成这样你再看看
有3个输入in0,in1,in2,1个输出out和1个rst引脚
out在任意一路in变为高电平后(时)马上输出一个脉冲(输出高电平再变成低电平)脉冲的宽度可以通过外围电路(比如阻容)或者输入的时钟(持续的)确定
当out输出完一个脉冲后状态锁定,无论三路in如何变化
通过rst引脚可以使电路复位,继续接受in状态来控制out输出
此帖出自FPGA/CPLD论坛

点评

逻辑比较简单,fpga cpld都可以做  详情 回复 发表于 2019-5-11 15:26
使用74HC123,好像可以满足上述要求。 74HC123是可重复触发单稳态触发器。单稳态时间由外部RC决定。  详情 回复 发表于 2019-5-10 09:32
 
 
 

回复

379

帖子

0

TA的资源

一粒金砂(高级)

12
 
与门->微分电路(方波转脉冲)->触发555计时->关闭微分输出->555计时完毕后恢复
此帖出自FPGA/CPLD论坛

点评

关闭微分的输出可以用MOS或者继电器啥的,要求不高的模拟开关也行 CD4051  详情 回复 发表于 2019-5-10 08:47
 
 
 

回复

379

帖子

0

TA的资源

一粒金砂(高级)

13
 
LeoMe 发表于 2019-5-10 08:46
与门->微分电路(方波转脉冲)->触发555计时->关闭微分输出->555计时完毕后恢复

关闭微分的输出可以用MOS或者继电器啥的,要求不高的模拟开关也行 CD4051
此帖出自FPGA/CPLD论坛

点评

听说555定时器、MOS管、继电器和模拟开关就感觉不行呢 实时性比较高,应该可以在CPLD或FPGA里实现那种  详情 回复 发表于 2019-5-10 09:01
 
 
 

回复

9790

帖子

24

TA的资源

版主

14
 
LeoMe 发表于 2019-5-10 08:47
关闭微分的输出可以用MOS或者继电器啥的,要求不高的模拟开关也行 CD4051

听说555定时器、MOS管、继电器和模拟开关就感觉不行呢
实时性比较高,应该可以在CPLD或FPGA里实现那种
此帖出自FPGA/CPLD论坛

点评

使用数字 门电路如74HCXX系列,应该可以满足你的实时性要求。其延迟一般只有20ns,甚至更少。  详情 回复 发表于 2019-5-10 09:30
个人签名虾扯蛋,蛋扯虾,虾扯蛋扯虾
 
 
 

回复

2万

帖子

0

TA的资源

超级版主

15
 
littleshrimp 发表于 2019-5-10 09:01
听说555定时器、MOS管、继电器和模拟开关就感觉不行呢
实时性比较高,应该可以在CPLD或FPGA里实现那种

使用数字 门电路如74HCXX系列,应该可以满足你的实时性要求。其延迟一般只有20ns,甚至更少。
此帖出自FPGA/CPLD论坛
 
 
 

回复

2万

帖子

0

TA的资源

超级版主

16
 
littleshrimp 发表于 2019-5-10 07:18
你要是看不懂估计是我表达有问题
我把需求改成这样你再看看
有3个输入in0,in1,in2,1个输出out和1个rst ...

使用74HC123,好像可以满足上述要求。
74HC123是可重复触发单稳态触发器。单稳态时间由外部RC决定。
此帖出自FPGA/CPLD论坛

点评

看了一下74HC123应该可以,加上或门和D触发器就能实现,多谢老大。  详情 回复 发表于 2019-5-10 12:12
 
 
 

回复

9790

帖子

24

TA的资源

版主

17
 
maychang 发表于 2019-5-10 09:32
使用74HC123,好像可以满足上述要求。
74HC123是可重复触发单稳态触发器。单稳态时间由外部RC决定。

看了一下74HC123应该可以,加上或门和D触发器就能实现,多谢老大。
此帖出自FPGA/CPLD论坛

点评

不必客气。  详情 回复 发表于 2019-5-10 12:41
个人签名虾扯蛋,蛋扯虾,虾扯蛋扯虾
 
 
 

回复

2万

帖子

0

TA的资源

超级版主

18
 
littleshrimp 发表于 2019-5-10 12:12
看了一下74HC123应该可以,加上或门和D触发器就能实现,多谢老大。

不必客气。
此帖出自FPGA/CPLD论坛
 
 
 

回复

2933

帖子

4

TA的资源

五彩晶圆(中级)

19
 
理论上maychang老大的主意就不错,输入in接触发器的一个输入,触发器的另一端固定电平,触发器输出和‘控制电路’相‘与’,输出接out。只要in电平变化,就被触发器锁住,控制电路电平反转就可以控制out的输出,而且速度较快。
控制端接你想要的。
此帖出自FPGA/CPLD论坛

点评

是啊 第一次听说还有这样的器件  详情 回复 发表于 2019-5-10 13:59
 
 
 

回复

2933

帖子

4

TA的资源

五彩晶圆(中级)

20
 
目测了一下,四与非门电路就搞定啦。74HC00,两个门组成触发器,一个门接控制端。一个门组成逻辑非电路!应该可以搞定。上面少说了触发器的输入是‘复位电路’,而不是‘固定电平’
此帖出自FPGA/CPLD论坛

点评

使用4与非门脉冲部分应该怎么搞定  详情 回复 发表于 2019-5-10 14:00
 
 
 

回复
您需要登录后才可以回帖 登录 | 注册

随便看看
查找数据手册?

EEWorld Datasheet 技术支持

相关文章 更多>>
关闭
站长推荐上一条 1/9 下一条

 
EEWorld订阅号

 
EEWorld服务号

 
汽车开发圈

About Us 关于我们 客户服务 联系方式 器件索引 网站地图 最新更新 手机版

站点相关: 国产芯 安防电子 汽车电子 手机便携 工业控制 家用电子 医疗电子 测试测量 网络通信 物联网

北京市海淀区中关村大街18号B座15层1530室 电话:(010)82350740 邮编:100190

电子工程世界版权所有 京B2-20211791 京ICP备10001474号-1 电信业务审批[2006]字第258号函 京公网安备 11010802033920号 Copyright © 2005-2025 EEWORLD.com.cn, Inc. All rights reserved
快速回复 返回顶部 返回列表