关于28027的问题~~

吉吉

关于28027的问题~~ [复制链接]

用28027的SPI口和一个ADC，一个是DAC进行SPI串行通信  

28027有一个SPI口，设为4线的主模式。

AD的SPI可设3线或四线，我设为3线，作为从模式发送。

DA为3线，作为从模式接收。

AD和DA共用28027的SCLK,不过CS我用了两个，一个片子接一个，这样妥不妥？？

用一路CS也可以接到两个器件，加个反相器，这样总有一个设备是在选通的，不能同时控制两个 。我想控制两个片子的工作，所以每个上面用一个CS信号

dobetter2008

如果IO够用，用两个IO控制片选信号吧，而且DSP的CS设置成普通IO来操作AD/DA即可。

莫恩

AD和DA共用28027的SCLK,不过CS我用了两个，一个片子接一个，这样妥不妥？？
可以的
有一个问题楼主需要主要，两个芯片的SPI时序要一致，如果极性不同就比较麻烦，操作两个芯片时要重新初始化SPI口，重新配置极性。

kangkai613

AD用的是ADS8319  这个片选信号也是作为他的转换控制信号， 用SCLK的下降沿输出

DA用的LTC2642, 而这个片选信号只用做片选，也是用SCLK的下降沿读数据

版主说的时序一致 ，和极性能具体点吗 ！！！！！！！！

kangkai613

原帖由 dobetter2008 于 2010-5-21 15:32 发表
如果IO够用，用两个IO控制片选信号吧，而且DSP的CS设置成普通IO来操作AD/DA即可。

这么说SPI通信一般用的时钟信号和发送/接收信号就行，它本身的CS不是强制使用的啊（捆绑使用）！！！是这样吗，
这样我可以吧原DSP上的CS设成普通IO控制AD转换， 再用个IO作DA的片选信号！！
对吗

kangkai613

原帖由 莫恩 于 2010-5-21 15:32 发表
AD和DA共用28027的SCLK,不过CS我用了两个，一个片子接一个，这样妥不妥？？
可以的
有一个问题楼主需要主要，两个芯片的SPI时序要一致，如果极性不同就比较麻烦，操作两个芯片时要重新初始化SPI口，重新配置极性。

AD用的是ADS8319  这个片选信号也是作为他的转换控制信号， 用SCLK的下降沿输出

DA用的LTC2642, 而这个片选信号只用做片选，也是用SCLK的下降沿读数据


版主说的时序一致 ，和极性能具体点吗 ！！！！！！！！

莫恩

这么说SPI通信一般用的时钟信号和发送/接收信号就行，它本身的CS不是强制使用的啊（捆绑使用）！！！是这样吗，
这样我可以吧原DSP上的CS设成普通IO控制AD转换， 再用个IO作DA的片选信号！！
对吗
是的，一般用IO进行片选，本身的片选只有一个。可能会不够用。
关于极性的问题，你可以先去对比一下两个芯片的时序图，等我下班了，给你发几个典型的SPI时序图给你看一下。他可以通过DSP的SPI控制寄存器去配置。

kangkai613

不好意思
我发现连个SCLK不太一样，ADC是SCLK周期最小30NS，下降沿发送！  DAC的SCLK周期最小20NS, 上升沿接收。
不过周期可以在DSP上设置，但是这个上升和下降沿，我连到一起了，这个就是极性的问题吗？？两个片子不让同时工作，先接收，处理，再发送 是个流水过程，用一个SCLK不影响吧
                               ADC和DSO主的连接


上面是ADC的发送数据时序

下面的是DAC的接收数据时序

kangkai613

极性问题，是不是DSP位主设备，我的AD和DA位从设备，AD本身是下降沿发送，DA本身是上升沿接收。
我的DSP是不是正好设成相反时序，下降沿作为接收AD数据，上升沿作为发送给DA数据

是这样对应的吗，28027可以设置的吧？？

kangkai613

老大，能不能配上AD的时序图，看看下面的英文，它是有延时下降沿发送吗？？
我看了半天，像又不像， AD的MSB是在CONV的下降沿发送，往后的BIT是在SCLK的下沿发送，发送后15个BIT,需要15个SCLK的下降沿。我不知道要怎么设置DSP的时序
谢谢版主解答 !!!!!!!!!!!!!!!!!!!11

When the conversion is over, the device enters the acquisition phase and powers down. On the falling edge of
CONVST, SDO comes out of three state, and the device outputs the MSB of the data. After this, the device
outputs the next lower data bits on every falling edge of SCLK. SDO goes to 3-state after the 16th falling edge of
SCLK or CONVST high, whichever occurs first. It is necessary that the device sees a minimum of 15 falling
edges of SCLK during the low period of CONVST.

xiaoxin1

不懂，帮顶

爱在阳光

没做过这方面的东西
你自己先试试AD到DSP，先调通这个再说
AD送到DSP后可以用点灯或串口显示结果
比较一下采集到的数据用SPI送DSP一致不一致
先单个调