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五彩晶圆(高级)

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状态机改写 [复制链接]

parameter idle=00,
          jia=01,
          cheng=11,
          yuan=10;
                        
always@(posedge clk)
if(!rst)
        begin
                j<=0;
                c<=0;
                y<=0;
                state<=idle;
        end
else begin
      case(state)
      idle:if(en)begin         
                  state<=cheng;
                  flog<=0;
                  c<=1;j<=0;y<=0;
                end
      cheng: begin if(en) begin
                        if(!flog)  begin state<=jia;
                                         c<=0;j<=1;y<=0;
                                   end
                        else           begin state<=yuan;
                                         c<=0;j<=0;y<=1;
                                   end
                                                                           
                              flog<=flog+1;
                           end
                     else begin
                             state<=idle;
                             c<=0;j<=0;y<=0;
                          end
             end
        jia:begin
                if(flog) begin state<=jia;
                                c<=0;j<=1;y<=0;
                         end
                else  begin state<=cheng;
                             c<=1;j<=0;y<=0;
                         end
                        flog<=flog+1;
                end
        yuan:begin
                if(!flog) begin state<=yuan;
                                 c<=0;j<=0;y<=0;
                           end
                else  begin state<=cheng;
                             c<=1;j<=0;y<=0;
                      end
                     flog<=flog+1;
               end
        endcase
        end

那位高人帮小弟改改这个状态机,我怎么也看不出哪错了,谢谢!!!
此帖出自FPGA/CPLD论坛

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parameter idle=2'b00;                   jia=2'b01;                   cheng=2'b11;                   yuan=2'b10; reg [1:0] state; reg c,j,y; ..... idle: begin         if(en) begin           state  详情 回复 发表于 2010-5-10 08:40
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parameter idle=2'b00;
                  jia=2'b01;
                  cheng=2'b11;
                  yuan=2'b10;
reg [1:0] state;
reg c,j,y;
.....
idle: begin
        if(en) begin
          state<=cheng;
           flog<=0;
           c<=1;j<=0;y<=0;
         end
end
....
此帖出自FPGA/CPLD论坛
 
 

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