LVDS的收发问题，

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LVDS的收发问题， [复制链接]

(cyclone的EP1C6Q240C8N)实现LVDS的收发，结果出现好多问题，我用板子上的2对I/O引脚做LVDS的收发端（也就是自发自收）,用的是板子自带的50MHZ作为LVDS的收发时钟，结果完全编译的时候出问题了，提示如下：
Error: Input pin "fpga_50M" feeds inclk ports of PLL"my_lvds:_my_lvds|altlvds_tx:altlvds_tx_component|my_lvds_lvds_tx:auto_generated|lvds_tx_pll" and other PLLs -- the input pin cannot feed inclk ports of more than 1 PLL
这句的意思是：50M的晶振不能同时给收发模块提供时钟，小弟的想法是自己再做个50M的时钟加在板子上，这样就互不冲突了，不知道对不对。还有希望在cyclone的EP1C6Q240C8N上做过LVDS收发的朋友多讲讲设计经验，这块对于我来说太难了，下面是我例化后的收发模块
my_lvds _my_lvds(
        .tx_in(4'b0001),
        .tx_inclock(fpga_50M),
        .tx_out(data_out)
        );
my_rec _my_rec(
        .rx_in(fpga_50M),
        .rx_inclock(fpga_50M),
        .rx_out(_rx_out),
        .rx_outclock());

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