关于综合中出现latch的问题

eeleader

关于综合中出现latch的问题 [复制链接]

在综合中，发现状态机里综合出了latch，是因为FSM里面有段组合逻辑的always块里
有一句A_state=A_state，但是设计里好像又必须保存状态。这样就会综合出latch。请问大家这个latch怎么处理？是一定不能出现latch么？ 还是怎么进行latch的时序检查？而且这个latch的时钟端是信号控制，不是时钟控制。

wenhuawu

请问楼主能说详细一点吗，或者贴一段代码出来。我只能猜测哈，你说程序中的A_state<=A_state这句话在always里吗？我想请问A_state是信号吗？如果是就不用这句话，而且即使写了也不会引起Latch哦？

eeleader

其实问题比较简单。就是实在时序逻辑下，如果在某个状态下，让某个信号一直保持不变，会产生LATCH吗？
eg:

if  clk'event and clk='1' then

    case csis
when idle=>
    if (rxrdy='1') then
       tx<='1';
    end if;
when deal=>
    tx<='0';
    .......

例如上面的 tx 产生LATCH吗？