电子工程世界-论坛»论坛 › 电子技术交流 › FPGA/CPLD › ISE的IP核中双端口RAM应用时vhdl程序编写

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一粒金砂（初级）

楼主

发表于2010-4-14 17:31 只看该作者

ISE的IP核中双端口RAM应用时vhdl程序编写 [复制链接]

小弟刚学vhdl，也是刚接触FPGA，刚学ISE，宗旨菜鸟一个，请教各位高手对于ram读写中的vhdl程序怎么写

程序编写

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RAM 读写关键要点

读RAM数据：
1. 可以让读时钟一致有效；
2. 控制读使能管脚；
3. 读使能在上一个时钟有效，数据在下一个时钟送到数据总线上；
读的时候，数据滞后读信号至少一个周期；
写RAM数据
1. 可以让写时钟一致有效；
2. 控制写使能；
3. 写有效，数据马上就写到RAM里面了。

写数据不延迟。

楼上小弟，不知道明白没有。

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bsjpysxd

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一粒金砂（初级）

板凳

楼主| 发表于2010-5-16 10:26 只看该作者

回复沙发 eeleader 的帖子

谢谢啊

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yhx123

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一粒金砂（初级）

4楼

发表于2014-6-2 11:05 只看该作者

很好

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