触发器综合问题

eeleader

触发器综合问题 [复制链接]

module register
        #(parameter     Width=8)
         (output reg [Width-1:0] out,
          input      [Width-1:0] in,
          input       clear,load,clock);
        always@(posedge[/email] clock)
          if(~clear)
             out<=0;
            else if(~load)
               out<=in;
endmodule


这里如果clear和load一直为高,综合的输出应该是什么

是0还是无输出的高阻太

如果是高阻太,是不是就是无输出啊

如果这个OUT接得是加法器,加法器也就不能工作吧

HDLWorld

file:///C:/DOCUME%7E1/tiger/LOCALS%7E1/Temp/moz-screenshot.pngfile:///C:/DOCUME%7E1/tiger/LOCALS%7E1/Temp/moz-screenshot-1.png 在综合器中打开RTL图可以看的很清楚。